隨著微型化程度不斷提高，元件和布線技術(shù)也取得巨大發(fā)展，例如BGA外殼封裝的高集成度的微型IC，以及導(dǎo)體之間的絕緣間距縮小到0.5mm，這些僅是其中的兩個(gè)例子。電子元件的布線設(shè)計(jì)方式，對(duì)以后PCBA制作流程中的測(cè)試能否很好進(jìn)行，影響越來越大。下面介紹幾種重要規(guī)則及實(shí)用提示。
通過遵守一定的規(guī)程（DFT-Design for Testability，可測(cè)試的設(shè)計(jì)），可以大大減少生產(chǎn)測(cè)試的準(zhǔn)備和實(shí)施費(fèi)用。這些規(guī)程已經(jīng)過多年發(fā)展，當(dāng)然，若采用新的生產(chǎn)技術(shù)和元件技術(shù)，它們也要相應(yīng)的擴(kuò)展和適應(yīng)。
隨著電子產(chǎn)品結(jié)構(gòu)尺寸越來越小，目前出現(xiàn)了兩個(gè)特別引人注目的問題：
一是可接觸的電路節(jié)點(diǎn)越來越少；
二是像在線測(cè)試（In-Circuit-Test）這些方法的應(yīng)用受到限制。
為了解決這些問題，可以在電路布局上采取相應(yīng)的措施，采用新的測(cè)試方法和采用創(chuàng)新性適配器解決方案。第二個(gè)問題的解決還涉及到使原來作為獨(dú)立工序使用的測(cè)試系統(tǒng)承擔(dān)附加任務(wù)。這些任務(wù)包括通過測(cè)試系統(tǒng)對(duì)存儲(chǔ)器組件進(jìn)行編程或者實(shí)行集成化的元器件自測(cè)試（Built-in Self Test，BIST，內(nèi)建的自測(cè)試）。將這些步驟轉(zhuǎn)移到測(cè)試系統(tǒng)中去，總起來看，還是創(chuàng)造了更多的附加價(jià)值。為了順利地實(shí)施這些措施，在產(chǎn)品科研開發(fā)階段，就必須有相應(yīng)的考慮。
1、什么是可測(cè)試性
可測(cè)試性的意義可理解為：測(cè)試工程師可以用盡可能簡單的方法來檢測(cè)某種元件的特性，看它能否滿足預(yù)期的功能。簡單地講就是：
? 檢測(cè)產(chǎn)品是否符合技術(shù)規(guī)范的方法簡單化到什么程度？
? 編制測(cè)試程序能快到什么程度？
? 發(fā)現(xiàn)產(chǎn)品故障全面化到什么程度？
? 接入測(cè)試點(diǎn)的方法簡單化到什么程度？
為了達(dá)到良好的可測(cè)試必須考慮機(jī)械方面和電氣方面的設(shè)計(jì)規(guī)程。當(dāng)然，要達(dá)到最佳的可測(cè)試性，需要付出一定代價(jià)，但對(duì)整個(gè)工藝流程來說，它具有一系列的好處，因此是產(chǎn)品能否成功生產(chǎn)的重要前提。
2、為什么要發(fā)展測(cè)試友好技術(shù)
過去，若某一產(chǎn)品在上一測(cè)試點(diǎn)不能測(cè)試，那么這個(gè)問題就被簡單地推移到直一個(gè)測(cè)試點(diǎn)上去。如果產(chǎn)品缺陷在生產(chǎn)測(cè)試中不能發(fā)現(xiàn)，則此缺陷的識(shí)別與診斷也會(huì)簡單地被推移到功能和系統(tǒng)測(cè)試中去。
相反地，今天人們?cè)噲D盡可能提前發(fā)現(xiàn)缺陷，它的好處不僅僅是成本低，更重要的是今天的產(chǎn)品非常復(fù)雜，某些制造缺陷在功能測(cè)試中可能根本檢查不出來。例如某些要預(yù)先裝軟件或編程的元件，就存在這樣的問題。（如快閃存儲(chǔ)器或ISPs：In-System Programmable Devices系統(tǒng)內(nèi)可編程器件）。這些元件的編程必須在研制開發(fā)階段就計(jì)劃好，而測(cè)試系統(tǒng)也必須掌握這種編程。
測(cè)試友好的
PCB設(shè)計(jì)要費(fèi)一些錢，然而，測(cè)試?yán)щy的PCB設(shè)計(jì)費(fèi)的錢會(huì)更多。測(cè)試本身是有成本的，測(cè)試成本隨著測(cè)試級(jí)數(shù)的增加而加大；從在線測(cè)試到功能測(cè)試以及系統(tǒng)測(cè)試，測(cè)試費(fèi)用越來越大。如果跳過其中一項(xiàng)測(cè)試，所耗費(fèi)用甚至?xí)蟆Ｒ话愕囊?guī)則是每增加一級(jí)測(cè)試費(fèi)用的增加系數(shù)是10倍。通過測(cè)試友好的PCB設(shè)計(jì)，可以及早發(fā)現(xiàn)故障，從而使測(cè)試友好的PCB設(shè)計(jì)所費(fèi)的錢迅速地得到補(bǔ)償。
3、文件資料怎樣影響可測(cè)試性
只有充分利用元件開發(fā)中完整的數(shù)據(jù)資料，才有可能編制出能全面發(fā)現(xiàn)故障的測(cè)試程序。在許多情況下，開發(fā)部門和測(cè)試部門之間的密切合作是必要的。文件資料對(duì)測(cè)試工程師了解元件功能，制定測(cè)試戰(zhàn)略，有無可爭議的影響。
為了繞開缺乏文件和不甚了解元件功能所產(chǎn)生的問題，測(cè)試系統(tǒng)制造商可以依靠軟件工具，這些工具按照隨機(jī)原則自動(dòng)產(chǎn)生測(cè)試模式，或者依靠非矢量相比，非矢量方法只能算作一種權(quán)宜的解決辦法。
測(cè)試前的完整的文件資料包括零件表，PCB設(shè)計(jì)圖數(shù)據(jù)（主要是CAD數(shù)據(jù)）以及有關(guān)務(wù)元件功能的詳細(xì)資料（如數(shù)據(jù)表）。只有掌握了所有信息，才可能編制測(cè)試矢量，定義元件失效樣式或進(jìn)行一定的預(yù)調(diào)整。
某些機(jī)械方面的數(shù)據(jù)也是重要的，例如那些為了檢查組件的焊接是否良好及定位是否所需要的數(shù)據(jù)。最后，對(duì)于可編程的元件，如快閃存儲(chǔ)器，PLD、FPGA等，如果不是在最后安裝時(shí)才編程，是在測(cè)試系統(tǒng)上就應(yīng)編好程序的話，也必須知道各自的編程數(shù)據(jù)。快閃元件的編程數(shù)據(jù)應(yīng)完整無缺。如快閃芯片含16Mbit的數(shù)據(jù)，就應(yīng)該可以用到16Mbit，這樣可以防止誤解和避免地址沖突。例如，如果用一個(gè)4Mbit存儲(chǔ)器向一個(gè)元件僅僅提供300Kbit數(shù)據(jù)，就可能出現(xiàn)這種情況。當(dāng)然數(shù)據(jù)應(yīng)準(zhǔn)備成流行的標(biāo)準(zhǔn)格式，如Intel公司的Hex或Motorola公司的S記錄結(jié)構(gòu)等。大多數(shù)測(cè)試系統(tǒng)，只要能夠?qū)扉W或ISP元件進(jìn)行編程，是可以解讀這些格式的。前面所提到的許多信息，其中許多也是元件制造所必須的。當(dāng)然，在可制造性和可測(cè)試性之間應(yīng)明確區(qū)別，因?yàn)檫@是完全不同的概念，從而構(gòu)成不同的前提。
4、良好的可測(cè)試性的機(jī)械接觸條件
如果不考慮機(jī)械方面的基本規(guī)則，即使在電氣方面具有非常良好的可測(cè)試性的電路，也可能難以測(cè)試。許多因素會(huì)限制電氣的可測(cè)試性。如果測(cè)試點(diǎn)不夠或太小，探針床適配器就難以接觸到電路的每個(gè)節(jié)點(diǎn)。如果測(cè)試點(diǎn)位置誤差和尺寸誤差太大，就會(huì)產(chǎn)生測(cè)試重復(fù)性不好的問題。在使用探針床配器時(shí)，應(yīng)留意一系列有關(guān)套牢孔與測(cè)試點(diǎn)的大小和定位的建議。
5、最佳可測(cè)試性的電氣前提條件
電氣前提條件對(duì)良好的可測(cè)試性，和機(jī)械接觸條件一樣重要，兩者缺一不可。一個(gè)門電路不能進(jìn)行測(cè)試，原因可能是無法通過測(cè)試點(diǎn)接觸到啟動(dòng)輸入端，也可能是啟動(dòng)輸入端處在封裝殼內(nèi)，外部無法接觸，在原則上這兩情況同樣都是不好的，都使測(cè)試無法進(jìn)行。在設(shè)計(jì)電路時(shí)應(yīng)該注意，凡是要用在線測(cè)試法檢測(cè)的元件，都應(yīng)該具備某種機(jī)理，使各個(gè)元件能夠在電氣上絕緣起來。這種機(jī)理可以借助于禁止輸入端來實(shí)現(xiàn)，它可以將元件的輸出端控制在靜態(tài)的高歐姆狀態(tài)。
雖然幾乎所有的測(cè)試系統(tǒng)都能夠逆驅(qū)動(dòng)（Backdriving）方式將某一節(jié)點(diǎn)的狀態(tài)帶到任意狀態(tài)，但是所涉及的節(jié)點(diǎn)最好還是要備有禁止輸入端，首先將此節(jié)點(diǎn)帶到高歐姆狀態(tài)，然后再“平緩地”加上相應(yīng)的電平。
同樣，節(jié)拍發(fā)生器總是通過啟動(dòng)引線，門電路或插接電橋從振蕩器后面直接斷開。啟動(dòng)輸入端決不可直接與電路相連，而是通過100歐姆的電阻與電路連接。每個(gè)元件應(yīng)有自己的啟動(dòng)，復(fù)位或控制引線腳。必須避免許多元件的啟動(dòng)輸入端共用一個(gè)電阻與電路相連。這條規(guī)則對(duì)于ASIC元件也適用，這些元件也應(yīng)有一個(gè)引線腳，通過它，可將輸出端帶到高歐姆狀態(tài)。如果元件在接通工作電壓時(shí)可實(shí)行復(fù)位，這對(duì)于由測(cè)試器來引發(fā)復(fù)位也是非常有幫助的。在這種情況下，元件在測(cè)試前就可以簡單地置于規(guī)定的狀態(tài)。
不用的元件引線腳同樣也應(yīng)該是可接觸的，因?yàn)樵谶@些地方未發(fā)現(xiàn)的短路也可能造成元件故障。此外，不用的門電路往往在以后會(huì)被利用于設(shè)計(jì)改進(jìn)，它們可能會(huì)改接到電路中來。所以同樣重要的是，它們從一開始就應(yīng)經(jīng)過測(cè)試，以保證其工件可靠。
6、改進(jìn)可測(cè)試性
使用探針床適配器時(shí)，改進(jìn)可測(cè)試性的建議
套牢孔
? 呈對(duì)角線配置
? 定位精度為±0.05mm （±2mil）
? 直徑精度為±0.076/-0mm （+3/-0mil）
? 相對(duì)于測(cè)試點(diǎn)的定位精度為±0.05mm （±2mil）
? 離開元件邊緣距離至少為3mm
? 不可穿通接觸
測(cè)試點(diǎn)
? 盡可能為正方形
? 測(cè)試點(diǎn)間隔盡可能為2.5mm
? 測(cè)試點(diǎn)直徑至少為0.88mm （35mil）
? 測(cè)試點(diǎn)大小精度為±0.076mm （±3mil）
? 測(cè)試點(diǎn)之間間隔精度為±0.076mm （±3mil）
? 鍍錫，端面可直接焊接
? 距離元件邊緣至少為3mm
? 所有測(cè)試點(diǎn)應(yīng)可能處于插件板的背面
? 測(cè)試點(diǎn)應(yīng)均勻布在插件板上
? 每個(gè)節(jié)點(diǎn)至少有一個(gè)測(cè)試點(diǎn)（100％通道）
? 備用或不用的門電路都有測(cè)試點(diǎn)
? 供電電源的多外測(cè)試點(diǎn)分布在不同位置
元件標(biāo)志
? 標(biāo)志文字同一方向
? 型號(hào)、版本、系列號(hào)及條形碼明確標(biāo)識(shí)
? 元件名稱要清晰可見，且盡可能直接標(biāo)在元件近旁
7、關(guān)于快閃存儲(chǔ)器和其它可編程元件
快閃存儲(chǔ)器的編程時(shí)間有時(shí)會(huì)很長（對(duì)于大的存儲(chǔ)器或存儲(chǔ)器組可達(dá)1分鐘）。因此，此時(shí)不容許有其它元件的逆驅(qū)動(dòng)，否則快閃存儲(chǔ)器可能會(huì)受到損害。為了避免這種情況，必須將所有與地址總線的控制線相連的元件置于高歐姆狀態(tài)。同樣，數(shù)據(jù)總線也必須能夠被置于隔絕狀態(tài)，以確保快閃存儲(chǔ)器為空載，并可進(jìn)行下步編程。
系統(tǒng)內(nèi)可編程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的產(chǎn)品，還有其它一些特殊要求。除了可測(cè)試性的機(jī)械和電氣前提條件應(yīng)得到保證外，還要保證具有編程和確證數(shù)據(jù)的可能性。對(duì)于Altera和Xilinx元件，使用了連串矢量格式（Serial Vector Format SVF），這種格式近期幾乎已發(fā)展成為工業(yè)標(biāo)準(zhǔn)。許多測(cè)試系統(tǒng)可以對(duì)這類元件編程，并將連串矢量格式（SVF）內(nèi)的輸入數(shù)據(jù)用于測(cè)試信號(hào)發(fā)生器。通過邊界掃描鍵（Boundary-Scan-Kette JTAG）對(duì)這些元件編程，也將連串?dāng)?shù)據(jù)格式編程。在匯集編程數(shù)據(jù)時(shí)，重要的是應(yīng)考慮到電路中全部的元件鏈，不應(yīng)將數(shù)據(jù)僅僅還原給要編程的元件。
編程時(shí)，自動(dòng)測(cè)試信號(hào)發(fā)生器考慮到整個(gè)的元件鏈，并將其它元件接入旁路模型中。相反，Lattice公司要求用JEDEC格式的數(shù)據(jù)，并通過通常的輸入端和輸出端并行編程。編程后，數(shù)據(jù)還要用于檢查元件功能。開發(fā)部門提供的數(shù)據(jù)應(yīng)盡可能地便于測(cè)試系統(tǒng)直接應(yīng)用，或者通過簡單轉(zhuǎn)換便可應(yīng)用。
8、對(duì)于邊界掃描（JTAG）應(yīng)注意什么？
由基于復(fù)雜元件組成精細(xì)網(wǎng)格的組件，給測(cè)試工程師只提供很少的可接觸的測(cè)試點(diǎn)。此時(shí)也仍然可能提高可測(cè)試性。對(duì)此可使用邊界掃描和集成自測(cè)試技術(shù)來縮短測(cè)試完成時(shí)間和提高測(cè)試效果。
對(duì)于開發(fā)工程師和測(cè)試工程師來說，建立在邊界掃描和集成自測(cè)試技術(shù)基礎(chǔ)上的測(cè)試戰(zhàn)略肯定會(huì)增加費(fèi)用。開發(fā)工程師必然要在電路中使用的邊界掃描元件（IEEE-1149.1-標(biāo)準(zhǔn)），并且要設(shè)法使相應(yīng)的具體的測(cè)試引線腳可以接觸（如測(cè)試數(shù)據(jù)輸入-TDI，測(cè)試數(shù)據(jù)輸出-TDO，測(cè)試鐘頻-TCK和測(cè)試模式選擇-TMS以及ggf.測(cè)試復(fù)位）。測(cè)試工程師給元件制定一個(gè)邊界掃描模型（BSDL-邊界掃描描述語言）。此時(shí)他必須知道，有關(guān)元件支持何種邊界掃描功能和指令。邊界掃描測(cè)試可以診斷直至引線級(jí)的短路和斷路。除此之外，如果開發(fā)工程師已作規(guī)定，可以通過邊界掃描指令“RunBIST”來觸發(fā)元件的自動(dòng)測(cè)試。尤其是當(dāng)電路中有許多ASICs和其它復(fù)雜元件時(shí)，對(duì)于這些元件并不存在慣常的測(cè)試模型，通過邊界掃描元件，可以大大減少制定測(cè)試模型的費(fèi)用。
時(shí)間和成本降低的程度對(duì)于每個(gè)元件都是不同的。對(duì)于一個(gè)有IC的電路，如果需要100％發(fā)現(xiàn)，大約需要40萬個(gè)測(cè)試矢量，通過使用邊界掃描，在同樣的故障發(fā)現(xiàn)率下，測(cè)試矢量的數(shù)目可以減少到數(shù)百個(gè)。因此，在沒有測(cè)試模型，或接觸電路的節(jié)點(diǎn)受到限制的條件下，邊界掃描方法具有特別的優(yōu)越性。是否要采用邊界掃描，是取決于開發(fā)利用和制造過程中增加的成本費(fèi)用。衽邊界掃描必須和要求發(fā)現(xiàn)故障的時(shí)間，測(cè)試時(shí)間，進(jìn)入市場(chǎng)的時(shí)間，適配器成本進(jìn)行權(quán)衡，并盡可能節(jié)約。在許多情況下，將傳統(tǒng)的在線測(cè)試方法和邊界掃描方法混合鹽業(yè)的方案是最佳的解決方式。
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